The Intel EPT paging code uses an optimization to defer flushing of any cached
EPT state until the p2m lock is dropped, so that multiple modifications done
under the same locked region only issue a single flush.

Freeing of paging structures however is not deferred until the flushing is
done, and can result in freed pages transiently being present in cached state.
Such stale entries can point to memory ranges not owned by the guest, thus
allowing access to unintended memory regions.

El código de paginación EPT de Intel utiliza una optimización para aplazar el vaciado de cualquier estado EPT en caché hasta que se libere el bloqueo p2m, de modo que múltiples modificaciones realizadas bajo la misma región bloqueada solo emitan un único vaciado.

La liberación de estructuras de paginación, sin embargo, no se aplaza hasta que se complete el vaciado, y puede resultar en que las páginas liberadas estén transitoriamente presentes en estado de caché. Dichas entradas obsoletas pueden apuntar a rangos de memoria no poseídos por el invitado, permitiendo así el acceso a regiones de memoria no intencionadas.